EtherCAT从站那个PHY芯片到底要不要单独画一坨电源？
最近在画一块基于LAN9252的从站板子，照着Microchip的参考设计走，网口进来直接到PHY，PHY的VDDCR、VDDIO、VDDA这些脚我看datasheet里都要求单独退耦，但参考设计里就一坨磁珠串过去接到主3.3V上。我寻思这玩意儿跑125MHz的MII，干扰老大了，是不是该单独拉一路LDO出来？晶振两边的匹配电容按22pF画行不行，板厂说我的板子是4层但中间两层全是地，他们照常给20pF的料。
另外纠结一个问题，从站ESC和MCU之间SPI那几根线要不要在两边都串个100欧电阻？我看有的开源板子串了有的没串，长度大概40mm。
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PHY那几路供电单独拉LDO这事儿没那么玄乎，LAN9252的内部PLL对电源噪声有点敏感是真的，但如果你板上主3.3V纹波控制在50mV以内、每个引脚都贴了100nF加10uF的退耦，磁珠串过去也凑合能用。我们上一批42台从站就是这么画的，现场EMI传导测试一把过，没翻车。不过保险起见还是建议VDDCR单独走一路，参考设计那图是给demo板画的，工业环境真上量了建议还是拆开。
晶振那块22pF我们一直用的这个值，没出过起振问题，关键是你晶振型号别选错，LAN9252对等效负载电容有要求的，看看datasheet里CL参数倒推一下。
SPI那几根线40mm不长，但你跑多快？我们SPI跑到20MHz以上的时候不加串联电阻直接打过不去，加了100欧之后眼图明显干净了，两端都加还是只加一头你自己看，靠近MCU那端加效果更好。CLK那根单独走，别跟MOSI MISO并排挤一块，间距拉开到3W以上。
你这4层板地平面完整的话其实问题不大，但我有个疑问——你网口座子到PHY那段的差分线阻抗控到多少了？100欧差分还是90欧？另外变压器中心抽头那个75欧加4.7nF的Bob Smith电路你画了没，这个不画的话EMI辐射测试会教你做人。
磁珠串过去这事儿我之前也干过，实验室测着没事，到客户现场变频器一堆的环境下通信周期抖动直接从±1us干到±15us，后来老老实实把VDDCR和VDDA拆出来用独立LDO才压回去。工业现场不是实验室，别赌。